From mboxrd@z Thu Jan  1 00:00:00 1970
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 by sourceware.org (Postfix) with ESMTPS id 66BD038582B1
 for <gcc-patches@gcc.gnu.org>; Wed,  1 Jun 2022 02:29:35 +0000 (GMT)
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Authentication-Results: sourceware.org;
 dmarc=none (p=none dis=none) header.from=rivai.ai
Authentication-Results: sourceware.org; spf=pass smtp.mailfrom=rivai.ai
X-QQ-mid: bizesmtp68t1654050567tnjguudv
Received: from server1.localdomain ( [42.247.22.65])
 by bizesmtp.qq.com (ESMTP) with 
 id ; Wed, 01 Jun 2022 10:29:26 +0800 (CST)
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 GibP+2DiYPY3aGr9ao=
X-QQ-GoodBg: 2
From: juzhe.zhong@rivai.ai
To: gcc-patches@gcc.gnu.org
Cc: zhongjuzhe <juzhe.zhong@rivai.ai>
Subject: [PATCH v4 02/34]   RISC-V: Add vlex_2.c
Date: Wed,  1 Jun 2022 10:28:45 +0800
Message-Id: <20220601022917.270325-3-juzhe.zhong@rivai.ai>
X-Mailer: git-send-email 2.36.1
In-Reply-To: <20220601022917.270325-1-juzhe.zhong@rivai.ai>
References: <20220601022917.270325-1-juzhe.zhong@rivai.ai>
MIME-Version: 1.0
Content-Transfer-Encoding: quoted-printable
X-QQ-SENDSIZE: 520
Feedback-ID: bizesmtp:rivai.ai:qybgforeign:qybgforeign9
X-QQ-Bgrelay: 1
X-Spam-Status: No, score=-1.6 required=5.0 tests=BAYES_00, GIT_PATCH_0,
 KAM_DMARC_STATUS, KAM_SHORT, RCVD_IN_DNSWL_NONE, RCVD_IN_MSPIKE_H2,
 SPF_HELO_PASS, SPF_PASS, TXREP, T_SCC_BODY_TEXT_LINE,
 UNWANTED_LANGUAGE_BODY autolearn=ham autolearn_force=no version=3.4.6
X-Spam-Checker-Version: SpamAssassin 3.4.6 (2021-04-09) on
 server2.sourceware.org
X-BeenThere: gcc-patches@gcc.gnu.org
X-Mailman-Version: 2.1.29
Precedence: list
List-Id: Gcc-patches mailing list <gcc-patches.gcc.gnu.org>
List-Unsubscribe: <https://gcc.gnu.org/mailman/options/gcc-patches>,
 <mailto:gcc-patches-request@gcc.gnu.org?subject=unsubscribe>
List-Archive: <https://gcc.gnu.org/pipermail/gcc-patches/>
List-Post: <mailto:gcc-patches@gcc.gnu.org>
List-Help: <mailto:gcc-patches-request@gcc.gnu.org?subject=help>
List-Subscribe: <https://gcc.gnu.org/mailman/listinfo/gcc-patches>,
 <mailto:gcc-patches-request@gcc.gnu.org?subject=subscribe>
X-List-Received-Date: Wed, 01 Jun 2022 02:29:41 -0000

From: zhongjuzhe <juzhe.zhong@rivai.ai>=0D

gcc/testsuite/ChangeLog:=0D
=0D
        * gcc.target/riscv/rvv/intrinsic/vlex_2.c: New test.=0D
        =0D
---=0D
 .../gcc.target/riscv/rvv/intrinsic/vlex_2.c   | 1251 +++++++++++++++++=0D
 1 file changed, 1251 insertions(+)=0D
 create mode 100644 gcc/testsuite/gcc.target/riscv/rvv/intrinsic/vlex_2.c=0D
=0D
diff --git a/gcc/testsuite/gcc.target/riscv/rvv/intrinsic/vlex_2.c b/gcc/te=
stsuite/gcc.target/riscv/rvv/intrinsic/vlex_2.c=0D
new file mode 100644=0D
index 00000000000..15fc3bfc2c7=0D
--- /dev/null=0D
+++ b/gcc/testsuite/gcc.target/riscv/rvv/intrinsic/vlex_2.c=0D
@@ -0,0 +1,1251 @@=0D
+/* { dg-do compile } */=0D
+/* { dg-skip-if "test vector intrinsic" { *-*-* } { "*" } { "-march=3Drv*v=
*" } } */=0D
+/* { dg-final { check-function-bodies "**" "" } } */=0D
+#include <stddef.h>=0D
+#include <riscv_vector.h>=0D
+=0D
+/*=0D
+** test_vle8_v_i8mf2_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
mf2,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-=
9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
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+  return vle8_v_i8mf2_m (mask, dest, base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle8_v_i8m1_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
m1,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-=
9]|s10|s11|a[0-7])\)=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vint8m1_t=0D
+test_vle8_v_i8m1_vl32 (int8_t *base)=0D
+{=0D
+  return vle8_v_i8m1 (base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle8_v_i8m1_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
m1,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-=
9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vint8m1_t=0D
+test_vle8_v_i8m1_m_vl32 (vbool8_t mask, vint8m1_t dest, int8_t *base)=0D
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+  return vle8_v_i8m1_m (mask, dest, base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle8_v_i8m2_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
m2,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[02468]|v[1-2][02468]|v30),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-=
9]|s10|s11|a[0-7])\)=0D
+**  ...=0D
+**  ret=0D
+*/=0D
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+  return vle8_v_i8m2 (base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle8_v_i8m2_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
m2,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[02468]|v[1-2][02468]|v30),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-=
9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vint8m2_t=0D
+test_vle8_v_i8m2_m_vl32 (vbool4_t mask, vint8m2_t dest, int8_t *base)=0D
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+  return vle8_v_i8m2_m (mask, dest, base, 32);=0D
+}=0D
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+/*=0D
+** test_vle8_v_i8m4_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
m4,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[048]|v1[26]|v2[048]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s1=
0|s11|a[0-7])\)=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vint8m4_t=0D
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+  return vle8_v_i8m4 (base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle8_v_i8m4_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
m4,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[048]|v1[26]|v2[048]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s1=
0|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vint8m4_t=0D
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+/*=0D
+** test_vle8_v_i8m8_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
m8,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[08]|v16|v24),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[=
0-7])\)=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vint8m8_t=0D
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+  return vle8_v_i8m8 (base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle8_v_i8m8_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
m8,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[08]|v16|v24),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[=
0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vint8m8_t=0D
+test_vle8_v_i8m8_m_vl32 (vbool1_t mask, vint8m8_t dest, int8_t *base)=0D
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+  return vle8_v_i8m8_m (mask, dest, base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle16_v_i16mf4_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e16,\s=
*mf4,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle16\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\)=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vint16mf4_t=0D
+test_vle16_v_i16mf4_vl32 (int16_t *base)=0D
+{=0D
+  return vle16_v_i16mf4 (base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle16_v_i16mf4_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e16,\s=
*mf4,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle16\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
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+}=0D
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+/*=0D
+** test_vle16_v_i16mf2_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e16,\s=
*mf2,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle16\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\)=0D
+**  ...=0D
+**  ret=0D
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+/*=0D
+** test_vle16_v_i16mf2_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e16,\s=
*mf2,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle16\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
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+test_vle16_v_i16mf2_m_vl32 (vbool32_t mask, vint16mf2_t dest, int16_t *bas=
e)=0D
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+  return vle16_v_i16mf2_m (mask, dest, base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle16_v_i16m1_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e16,\s=
*m1,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle16\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\)=0D
+**  ...=0D
+**  ret=0D
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+**  ...=0D
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+**  ...=0D
+**	vle16\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
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+**  ...=0D
+**	vle16\.v\s+(?:v[02468]|v[1-2][02468]|v30),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\)=0D
+**  ...=0D
+**  ret=0D
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+**  ...=0D
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-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
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=0D
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+/*=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e16,\s=
*m4,\s*t[au],\s*m[au]=0D
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+**	vle16\.v\s+(?:v[048]|v1[26]|v2[048]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s=
10|s11|a[0-7])\)=0D
+**  ...=0D
+**  ret=0D
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+}=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e16,\s=
*m4,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle16\.v\s+(?:v[048]|v1[26]|v2[048]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s=
10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vint16m4_t=0D
+test_vle16_v_i16m4_m_vl32 (vbool4_t mask, vint16m4_t dest, int16_t *base)=
=0D
+{=0D
+  return vle16_v_i16m4_m (mask, dest, base, 32);=0D
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+**  ...=0D
+**	vle32\.v\s+(?:v[08]|v16|v24),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a=
[0-7])\),\s*v0\.t=0D
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*m8,\s*t[au],\s*m[au]=0D
+**  ...=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e64,\s=
*m8,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle64\.v\s+(?:v[08]|v16|v24),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a=
[0-7])\),\s*v0\.t=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
mf8,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle8\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-=
9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
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9]|s10|s11|a[0-7])\),\s*v0\.t=0D
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+**  ...=0D
+**	vle8\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-=
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+**  ...=0D
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+}=0D
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+/*=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e8,\s*=
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+}=0D
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+**  ...=0D
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+**  ...=0D
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+**  ...=0D
+**	vle8\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-=
9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
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+**  ...=0D
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+**  ...=0D
+**	vle8\.v\s+(?:v[02468]|v[1-2][02468]|v30),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-=
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+**  ret=0D
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+**  ret=0D
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0-7])\),\s*v0\.t=0D
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+**  ...=0D
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+**  ...=0D
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*mf4,\s*tu,\s*mu=0D
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+**  ...=0D
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+**  ...=0D
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*mf2,\s*tu,\s*mu=0D
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-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
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+**  ret=0D
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+**  ...=0D
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*m1,\s*tu,\s*mu=0D
+**  ...=0D
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+**  ret=0D
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+**  ...=0D
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+**  ...=0D
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*m2,\s*tu,\s*mu=0D
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+**	vle16\.v\s+(?:v[02468]|v[1-2][02468]|v30),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
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[0-7])\)=0D
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+**  ret=0D
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+**  ...=0D
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*m8,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle16\.v\s+(?:v[08]|v16|v24),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a=
[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vuint16m8_t=0D
+test_vle16_v_u16m8_m_vl32 (vbool2_t mask, vuint16m8_t dest, uint16_t *base=
)=0D
+{=0D
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+}=0D
+=0D
+/*=0D
+** test_vle32_v_u32mf2_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e32,\s=
*mf2,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle32\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\)=0D
+**  ...=0D
+**  ret=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e32,\s=
*mf2,\s*tu,\s*mu=0D
+**  ...=0D
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-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
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ase)=0D
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+}=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e32,\s=
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+**  ...=0D
+**	vle32\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
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+**  ...=0D
+**  ret=0D
+*/=0D
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+{=0D
+  return vle32_v_u32m1 (base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle32_v_u32m1_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e32,\s=
*m1,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle32\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
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+}=0D
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+/*=0D
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+**  ...=0D
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+**  ...=0D
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+**  ...=0D
+**  ret=0D
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+{=0D
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+}=0D
+=0D
+/*=0D
+** test_vle32_v_u32m2_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e32,\s=
*m2,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle32\.v\s+(?:v[02468]|v[1-2][02468]|v30),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
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+}=0D
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+**  ...=0D
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+**  ...=0D
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+**  ...=0D
+**  ret=0D
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+}=0D
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+/*=0D
+** test_vle32_v_u32m4_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e32,\s=
*m4,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle32\.v\s+(?:v[048]|v1[26]|v2[048]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s=
10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
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+vuint32m4_t=0D
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+}=0D
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+**  ...=0D
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+**  ...=0D
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+**  ...=0D
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+*/=0D
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+test_vle32_v_u32m8_vl32 (uint32_t *base)=0D
+{=0D
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+}=0D
+=0D
+/*=0D
+** test_vle32_v_u32m8_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e32,\s=
*m8,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle32\.v\s+(?:v[08]|v16|v24),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a=
[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vuint32m8_t=0D
+test_vle32_v_u32m8_m_vl32 (vbool4_t mask, vuint32m8_t dest, uint32_t *base=
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+}=0D
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+/*=0D
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+**  ...=0D
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*m1,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle64\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
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+** test_vle64_v_u64m1_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e64,\s=
*m1,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle64\.v\s+(?:v[0-9]|v[1-2][0-9]|v3[0-1]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
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+vuint64m1_t=0D
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+}=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e64,\s=
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+**  ...=0D
+**	vle64\.v\s+(?:v[02468]|v[1-2][02468]|v30),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\)=0D
+**  ...=0D
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+test_vle64_v_u64m2_vl32 (uint64_t *base)=0D
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+=0D
+/*=0D
+** test_vle64_v_u64m2_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e64,\s=
*m2,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle64\.v\s+(?:v[02468]|v[1-2][02468]|v30),\s*\((?:ra|[sgtf]p|t[0-6]|s[0=
-9]|s10|s11|a[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vuint64m2_t=0D
+test_vle64_v_u64m2_m_vl32 (vbool32_t mask, vuint64m2_t dest, uint64_t *bas=
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+  return vle64_v_u64m2_m (mask, dest, base, 32);=0D
+}=0D
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+/*=0D
+** test_vle64_v_u64m4_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e64,\s=
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+**  ...=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e64,\s=
*m4,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle64\.v\s+(?:v[048]|v1[26]|v2[048]),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s=
10|s11|a[0-7])\),\s*v0\.t=0D
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+**  ret=0D
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+vuint64m4_t=0D
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+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e64,\s=
*m8,\s*t[au],\s*m[au]=0D
+**  ...=0D
+**	vle64\.v\s+(?:v[08]|v16|v24),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a=
[0-7])\)=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vuint64m8_t=0D
+test_vle64_v_u64m8_vl32 (uint64_t *base)=0D
+{=0D
+  return vle64_v_u64m8 (base, 32);=0D
+}=0D
+=0D
+/*=0D
+** test_vle64_v_u64m8_m_vl32:=0D
+**  ...=0D
+**	vsetvli\s+zero,\s*(?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a[0-7]),\s*e64,\s=
*m8,\s*tu,\s*mu=0D
+**  ...=0D
+**	vle64\.v\s+(?:v[08]|v16|v24),\s*\((?:ra|[sgtf]p|t[0-6]|s[0-9]|s10|s11|a=
[0-7])\),\s*v0\.t=0D
+**  ...=0D
+**  ret=0D
+*/=0D
+vuint64m8_t=0D
+test_vle64_v_u64m8_m_vl32 (vbool8_t mask, vuint64m8_t dest, uint64_t *base=
)=0D
+{=0D
+  return vle64_v_u64m8_m (mask, dest, base, 32);=0D
+}=0D
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-- =0D
2.36.1=0D
=0D