lgtm








 ----------Reply to Message----------
 On Mon, Jun 17, 2024 22:34 PM pan2.li<pan2.li@intel.com&gt; wrote:

  From: Pan Li <pan2.li@intel.com&gt;

After the middle-end support the form 8 of unsigned SAT_ADD and
the RISC-V backend implement the .SAT_ADD for vector mode, add
more test case to cover the form 8.

Form 8:
&nbsp; #define DEF_VEC_SAT_U_ADD_FMT_8(T)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp; void __attribute__((noinline))&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp; vec_sat_u_add_##T##_fmt_8 (T *out, T *op_1, T *op_2, unsigned limit) \
&nbsp; {&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;&nbsp;&nbsp; unsigned i;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;&nbsp;&nbsp; for (i = 0; i < limit; i++)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; {&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T x = op_1[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T y = op_2[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; out[i] = x &gt; (T)(x + y) ? -1 : (x + y);&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; }&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp; }

Passed the rv64gcv regression tests.

gcc/testsuite/ChangeLog:

* gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h: Add helper
macro for testing.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-29.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-30.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-31.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-32.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-29.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-30.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-31.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-32.c: New test.

Signed-off-by: Pan Li <pan2.li@intel.com&gt;
---
&nbsp;.../riscv/rvv/autovec/binop/vec_sat_arith.h&nbsp;&nbsp; | 16 ++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-29.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 19 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-30.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 20 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-31.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 20 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-32.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 20 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-run-29.c&nbsp; | 75 +++++++++++++++++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-run-30.c&nbsp; | 75 +++++++++++++++++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-run-31.c&nbsp; | 75 +++++++++++++++++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-run-32.c&nbsp; | 75 +++++++++++++++++++
&nbsp;9 files changed, 395 insertions(+)
&nbsp;create mode 100644 gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-29.c
&nbsp;create mode 100644 gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-30.c
&nbsp;create mode 100644 gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-31.c
&nbsp;create mode 100644 gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-32.c
&nbsp;create mode 100644 gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-29.c
&nbsp;create mode 100644 gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-30.c
&nbsp;create mode 100644 gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-31.c
&nbsp;create mode 100644 gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-32.c

diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h
index 46fae4555be..443f88261ba 100644
--- a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h
@@ -101,6 +101,19 @@ vec_sat_u_add_##T##_fmt_7 (T *out, T *op_1, T *op_2, unsigned limit) \
&nbsp;&nbsp;&nbsp;&nbsp; }&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;}
&nbsp;
+#define DEF_VEC_SAT_U_ADD_FMT_8(T)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+void __attribute__((noinline))&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+vec_sat_u_add_##T##_fmt_8 (T *out, T *op_1, T *op_2, unsigned limit) \
+{&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+&nbsp; unsigned i;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+&nbsp; for (i = 0; i < limit; i++)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+&nbsp;&nbsp;&nbsp; {&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T x = op_1[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T y = op_2[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; out[i] = x &gt; (T)(x + y) ? -1 : (x + y);&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+&nbsp;&nbsp;&nbsp; }&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+}
+
&nbsp;#define RUN_VEC_SAT_U_ADD_FMT_1(T, out, op_1, op_2, N) \
&nbsp;&nbsp; vec_sat_u_add_##T##_fmt_1(out, op_1, op_2, N)
&nbsp;
@@ -122,6 +135,9 @@ vec_sat_u_add_##T##_fmt_7 (T *out, T *op_1, T *op_2, unsigned limit) \
&nbsp;#define RUN_VEC_SAT_U_ADD_FMT_7(T, out, op_1, op_2, N) \
&nbsp;&nbsp; vec_sat_u_add_##T##_fmt_7(out, op_1, op_2, N)
&nbsp;
+#define RUN_VEC_SAT_U_ADD_FMT_8(T, out, op_1, op_2, N) \
+&nbsp; vec_sat_u_add_##T##_fmt_8(out, op_1, op_2, N)
+
&nbsp;/******************************************************************************/
&nbsp;/* Saturation Sub (Unsigned and Signed)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; */
&nbsp;/******************************************************************************/
diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-29.c b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-29.c
new file mode 100644
index 00000000000..e96aa4b8579
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-29.c
@@ -0,0 +1,19 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize -fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_add_uint8_t_fmt_8:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e8,\s*m1,\s*ta,\s*ma
+** vle8\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle8\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vsaddu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_ADD_FMT_8(uint8_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_ADD " 2 "expand" } } */
diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-30.c b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-30.c
new file mode 100644
index 00000000000..88be0cd5348
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-30.c
@@ -0,0 +1,20 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize -fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_add_uint16_t_fmt_8:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e16,\s*m1,\s*ta,\s*ma
+** ...
+** vle16\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle16\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vsaddu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_ADD_FMT_8(uint16_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_ADD " 2 "expand" } } */
diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-31.c b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-31.c
new file mode 100644
index 00000000000..07e0149dda9
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-31.c
@@ -0,0 +1,20 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize -fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_add_uint32_t_fmt_8:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e32,\s*m1,\s*ta,\s*ma
+** ...
+** vle32\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle32\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vsaddu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_ADD_FMT_8(uint32_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_ADD " 2 "expand" } } */
diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-32.c b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-32.c
new file mode 100644
index 00000000000..3a4c7581a29
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-32.c
@@ -0,0 +1,20 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize -fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_add_uint64_t_fmt_8:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e64,\s*m1,\s*ta,\s*ma
+** ...
+** vle64\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle64\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vsaddu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_ADD_FMT_8(uint64_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_ADD " 2 "expand" } } */
diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-29.c b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-29.c
new file mode 100644
index 00000000000..a8ed9b6e52b
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-29.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; uint8_t
+#define N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_ADD_FMT_8
+
+DEF_VEC_SAT_U_ADD_FMT_8(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 0,
+1,&nbsp;&nbsp; 2,&nbsp;&nbsp; 3,&nbsp;&nbsp; 0,
+1,&nbsp;&nbsp; 2,&nbsp;&nbsp; 3,&nbsp;&nbsp; 4,
+5, 254, 255,&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 1, 254,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 254, 254, 254, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255,&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 2, 254,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255,&nbsp; 18,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-30.c b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-30.c
new file mode 100644
index 00000000000..dd8d1a6970c
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-30.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; uint16_t
+#define N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_ADD_FMT_8
+
+DEF_VEC_SAT_U_ADD_FMT_8(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 2,&nbsp;&nbsp;&nbsp;&nbsp; 3,&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 2,&nbsp;&nbsp;&nbsp;&nbsp; 3,&nbsp;&nbsp;&nbsp;&nbsp; 4,
+&nbsp; 5, 65534, 65535,&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 1, 65534,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65534, 65534, 65534, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535,&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 2, 65534,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535,&nbsp;&nbsp;&nbsp; 18,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-31.c b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-31.c
new file mode 100644
index 00000000000..a0fe504821c
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-31.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; uint32_t
+#define N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_ADD_FMT_8
+
+DEF_VEC_SAT_U_ADD_FMT_8(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 2,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 2,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 5, 4294967294, 4294967295,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1, 4294967294,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967294, 4294967294, 4294967294, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 2, 4294967294,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-32.c b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-32.c
new file mode 100644
index 00000000000..4aa353bea75
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-32.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; uint64_t
+#define N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_ADD_FMT_8
+
+DEF_VEC_SAT_U_ADD_FMT_8(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 2,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 2,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4,
+&nbsp; 5, 18446744073709551614u, 18446744073709551615u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1, 18446744073709551614u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551614u, 18446744073709551614u, 18446744073709551614u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 2, 18446744073709551614u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 18446744073709551615u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
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